Логические элементы на полевых транзисторах
Являются наиболее удобными приборами для реализации логических элементов благодаря своему высокому входному сопротивлению. Наибольшее распространение при построении логических элементов получили МДП транзисторы с индуцированным каналом, поскольку имеют одинаковую полярность питающего и управляющего напряжений, что облегчает схемотехнику. Исторически, логические элементы с применением полевых транзисторов имели несколько схемотехнических вариантов. Простейший вариант реализации предполагал формирование проволочного «или», когда несколько каналов полевых транзисторов объединены параллельно и включены последовательно с резистором в цепь источника питания.
| X1 | X2 | Y |
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 0 |
При этом наличие входного сигнала напряжения высокого уровня на любом из затворов открывало соответствующий канал (каналы) и на выходе формировалось напряжение низкого логического уровня.
В случае, если на всех затворах действовал низкий логический уровень, ни один из каналов не был сформирован, ток в резисторе отсутствовал и на выходе формировался высокий логический уровень.
Однако «неудобный» характер потребления электрического тока (высокое потребление при формировании логического нуля на выходе) и высокое выходное сопротивление (определяемое номиналом резистора в стоковой цепи) ограничили распространение данного типа логики.
В настоящее время базовой структурой для создания логических элементов можно считать ключ на комплементарной МОП паре, представляющей собой два МДП транзистора с различной электропроводностью канала и близкими эксплуатационными характеристиками.
| X1 | X2 | Y |
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 0 |
| X1 | X2 | Y |
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 0 |
Инвертор на КМОП паре.
При подаче на вход напряжения низкого логического уровня транзистор VT(1) закрыт, поскольку его напряжение затвор-исток ниже напряжения формирования канала Uзо(1). Напряжение на затворе VT(2) отрицательно по отношению к его подложке и истоку, имеющих потенциал напряжения источника питания. Входное напряжение VT(2) по модулю существенно превышает Uзо(2), поэтому в транзисторе сформирован канал с малым остаточным сопротивлением. Объединение на выходе близкого к бесконечности сопротивления канала VT(1) и малого остаточного сопротивления VT(2) формирует выходное напряжение , близкое к напряжению питания, что соответствует логической единице на выходе.
При подаче на вход напряжения высокого логического уровня, близкого к напряжению питания, транзистор VT(2) закрыт, поскольку его напряжение затвор-исток ниже напряжения формирования канала Uзо(2). Напряжение на затворе VT(1) положительно по отношению к его подложке и истоку, имеющих нулевой. Входное напряжение VT(1) по модулю существенно превышает Uзо(1), поэтому в транзисторе сформирован канал с малым остаточным сопротивлением. Объединение на выходе близкого к бесконечности сопротивления канала VT(2) и малого остаточного сопротивления VT(1) формирует выходное напряжение , близкое к нулю, что соответствует логическому нулю на выходе.
Следует отметить, что в любом из статических состояний (формировании логических нуля или единицы на выходе) элемент практически не потребляет тока от источника питания, поскольку один из транзисторов в последовательной цепи закрыт.
При переходе из одного статического состояния в другое наблюдается протекание электрического тока, поскольку кратковременно оба транзистора оказываются открытыми. Амплитуда тока зависит от напряжения питания, уменьшаясь при снижении Е. Однако величина питающего напряжения не может быть меньше суммы напряжений формирования канала транзисторов комплементарной пары, для исключения неопределенного состояния выхода.
Если транзисторы пары обладают близкими эксплуатационными характеристиками, то переключение состояния выхода происходит при напряжении входного сигнала, соответствующем половине питающего напряжения.
Работа схемы может быть проиллюстрирована моделированием в программе LTspice.
Особенности характеристик ключа на комплементарной МОП паре
- Естественные значения логических уровней
- Гарантированное выполнение свойства восстановления логического уровня.
- Значение порогового напряжения соответствует половине питания при комплементарности транзисторов.
- Отсутствие статического потребления
- Возможность изменения питающего напряжения
Диапазон питающих напряжений ограничен снизу суммой напряжений формирования канала, чтобы не было неоднозначности выхода, а сверху амплитудой тока, потребляемого при переключении элемента.
В целом диапазон может составлять от +3 до +18 В. Итак, с логической точки зрения простейшая комплементарная пара выполняет функции логического инвертора.
Защита входов логических элементов на комплементарных МДП транзисторах
Поскольку функциональные узлы логического элемента – МДП транзисторы обладают очень высоким входным сопротивлением, они с одной стороны подвержены существенному воздействию помех, а с другой стороны воздействие на входы потенциалов статического электричества (например, при прикосновении) способно вывести полевые транзисторы из строя. Для ослабления действия помех и защиты от статического электричества входы логического элемента дополняются диодными ограничителями уровня, представляющими собой входной ограничительный резистор и пару обратно смещенных диодов, соединенных с «землёй» и выводом питания элемента.
В дальнейшем следует предполагать, что все входы логических элементов на КМОП транзисторах имеют соответствующие цепи защиты, которые на принципиальных схемах элементов могут не отображаться.
Кроме того, при использовании многовходовых логических элементов обязательно доопределение логических уровней неиспользуемых входов в соответствии с логикой работы элемента.
Логические элементы на комплементарных МДП транзисторах
Логические элементы на комплементарных МОП транзисторах являются яркими представителями класса 2 с точки зрения энергопотребления, обладая нулевой статической потребляемой мощностью и отличной от нуля динамической. Таким образом, результирующее энергопотребление зависит от тактовой частоты работы схемы и может изменяться от микротокового (например, в часах) до существенного (например в процессорах, работающих на сотнях мегагерц).
X1 | 0 | 1 | 0 | 1 |
X2 | 0 | 0 | 1 | 1 |
VT1 | • | × | • | × |
VT2 | • | • | × | × |
VT3 | × | • | × | • |
VT4 | × | × | • | • |
VT1+VT2 | • | • | • | × |
VT3•VT4 | × | × | × | • |
I | 0 | 0 | 0 | 0 |
Y | 1 | 1 | 1 | 0 |
0/1- низкий и высокий логические уровни положительной логики
× — закрытое состояние транзистора • — канал транзистора сформирован.
Ни в одном из статических состояний потребления тока нет.
Работа схемы может быть проиллюстрирована моделированием в программе LTspice.
Причастность КМОП логических элементов классу 2 делает необходимым использование блокировочных конденсаторов в цепях питания логических элементов номиналом 33-68 нФ на каждый корпус КМОП логики.
Расширение количества входов логического элемента может быть достигнуто путем добавления комплементарной пары на каждый вход. Причем канал p-канального транзистора верхнего плеча включается параллельно остальным p-канальным транзисторам, а канал n-канального транзистора нижнего плеча включается последовательно с остальными n-канальными транзисторами. Промышленно выпускаются логические элементы с числом входов до восьми.
X1 | 0 | 1 | 0 | 1 |
X2 | 0 | 0 | 1 | 1 |
VT1 | • | × | • | × |
VT2 | • | • | × | × |
VT3 | × | • | × | • |
VT4 | × | × | • | • |
VT1•VT2 | • | × | × | × |
VT3+VT4 | × | • | • | • |
I | 0 | 0 | 0 | 0 |
Y | 1 | 0 | 0 | 0 |
0/1- низкий и высокий логические уровни положительной логики
× — закрытое состояние транзистора • — канал транзистора сформирован.
Ни в одном из статических состояний элемент не потребляет ток, поскольку одно из плеч всегда находится в непроводящем состоянии.
Работа схемы может быть проиллюстрирована моделированием в программе LTspice.
Увеличение количества входов элемента может быть реализовано добавлением связанной затворами комплементарной пары, причём при реализации элемента «и не» канал p-канального транзистора должен быть включен параллельно каналам верхней группы, а канал n-канального транзистора должен быть включён последовательно с каналами нижней группы.
Примеры рассмотренных логических элементов показывают, что реализуемая ими функция определяется алгоритмом соединения каналов. Поэтому с одной стороны КМОП логические элементы имеют наиболее широкую номенклатуру. С другой стороны, существует формальная методика проектирования произвольного логического элемента на комплементарных МОП транзисторах.
Формальная методика проектирования произвольного логического элемента
При проектировании произвольного логического элемента полагают, что он реализуется в виде двух плеч — верхнего плеча из p-канальных транзисторов и нижнего плеча из n-канальных транзисторов. Входной сигнал подаётся одновременно на два затвора n-канального и p-канального транзисторов.
Предполагая, что реализуемая логическая функция имеет вид Y+F(\vec {X}) и создавая две логические функции проводимости плеч Z_B и Z_H , у которых единичное состояние «1» соответствует проводимости плеча, а «0» – непроводимости, выражение функции Z_H=\overline{F(\vec{X})}.
Учитывая, что для верхнего плеча управляющими сигналами являются инверсии сигналов входных переменных, функция проводимости верхнего плеча реализуется функцией L от инверсии входных переменных, соответствующих по значениям реализуемой функции от входных переменных Z_B=L(\overline{\vec{X}})=F(\vec{X}).
Схематически реализация элемента заключается в замене каждого выражения дизъюнкции параллельными соединением каналов транзисторов, а каждое выражение логики конъюнкции– последовательным соединением каналов.